Commit 90eb421c authored by Bjorn Helgaas's avatar Bjorn Helgaas
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Merge branch 'pci/controller/rockchip' 

- Drop unused PCIe Message routing and code definitions (Hans Zhang)

- Use standard PCIe config register definitions instead of
  rockchip-specific redefinitions (Geraldo Nascimento)

- Set Target Link Speed to 5.0 GT/s before retraining so we have a chance
  to train at a higher speed (Geraldo Nascimento)

* pci/controller/rockchip:
  PCI: rockchip: Set Target Link Speed to 5.0 GT/s before retraining
  PCI: rockchip: Use standard PCIe definitions
  PCI: rockchip: Remove redundant PCIe message routing definitions
parents 81b3be6c 114b06ee

drivers/pci/controller/pcie-rockchip-ep.c

+2 −2
Original line number Diff line number Diff line
@@ -518,9 +518,9 @@ static void rockchip_pcie_ep_retrain_link(struct rockchip_pcie *rockchip) 
{

	u32 status;



	status = rockchip_pcie_read(rockchip, PCIE_EP_CONFIG_LCS);

	status = rockchip_pcie_read(rockchip, PCIE_EP_CONFIG_BASE + PCI_EXP_LNKCTL);

	status |= PCI_EXP_LNKCTL_RL;

	rockchip_pcie_write(rockchip, status, PCIE_EP_CONFIG_LCS);

	rockchip_pcie_write(rockchip, status, PCIE_EP_CONFIG_BASE + PCI_EXP_LNKCTL);

}



static bool rockchip_pcie_ep_link_up(struct rockchip_pcie *rockchip)

drivers/pci/controller/pcie-rockchip-host.c

+27 −22
Original line number Diff line number Diff line
@@ -11,6 +11,7 @@ 
 * ARM PCI Host generic driver.

 */



#include <linux/bitfield.h>

#include <linux/bitrev.h>

#include <linux/clk.h>

#include <linux/delay.h>
@@ -40,18 +41,18 @@ static void rockchip_pcie_enable_bw_int(struct rockchip_pcie *rockchip) 
{

	u32 status;



	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);

	status |= (PCI_EXP_LNKCTL_LBMIE | PCI_EXP_LNKCTL_LABIE);

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);

}



static void rockchip_pcie_clr_bw_int(struct rockchip_pcie *rockchip)

{

	u32 status;



	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);

	status |= (PCI_EXP_LNKSTA_LBMS | PCI_EXP_LNKSTA_LABS) << 16;

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);

}



static void rockchip_pcie_update_txcredit_mui(struct rockchip_pcie *rockchip)
@@ -269,7 +270,7 @@ static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip) 
	scale = 3; /* 0.001x */

	curr = curr / 1000; /* convert to mA */

	power = (curr * 3300) / 1000; /* milliwatt */

	while (power > PCIE_RC_CONFIG_DCR_CSPL_LIMIT) {

	while (power > FIELD_MAX(PCI_EXP_DEVCAP_PWR_VAL)) {

		if (!scale) {

			dev_warn(rockchip->dev, "invalid power supply\n");

			return;
@@ -278,10 +279,10 @@ static void rockchip_pcie_set_power_limit(struct rockchip_pcie *rockchip) 
		power = power / 10;

	}



	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCR);

	status |= (power << PCIE_RC_CONFIG_DCR_CSPL_SHIFT) |

		  (scale << PCIE_RC_CONFIG_DCR_CPLS_SHIFT);

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCR);

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_DEVCAP);

	status |= FIELD_PREP(PCI_EXP_DEVCAP_PWR_VAL, power);

	status |= FIELD_PREP(PCI_EXP_DEVCAP_PWR_SCL, scale);

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_DEVCAP);

}



/**
@@ -309,14 +310,14 @@ static int rockchip_pcie_host_init_port(struct rockchip_pcie *rockchip) 
	rockchip_pcie_set_power_limit(rockchip);



	/* Set RC's clock architecture as common clock */

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);

	status |= PCI_EXP_LNKSTA_SLC << 16;

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);



	/* Set RC's RCB to 128 */

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);

	status |= PCI_EXP_LNKCTL_RCB;

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);



	/* Enable Gen1 training */

	rockchip_pcie_write(rockchip, PCIE_CLIENT_LINK_TRAIN_ENABLE,
@@ -341,9 +342,13 @@ static int rockchip_pcie_host_init_port(struct rockchip_pcie *rockchip) 
		 * Enable retrain for gen2. This should be configured only after

		 * gen1 finished.

		 */

		status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LCS);

		status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL2);

		status &= ~PCI_EXP_LNKCTL2_TLS;

		status |= PCI_EXP_LNKCTL2_TLS_5_0GT;

		rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL2);

		status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);

		status |= PCI_EXP_LNKCTL_RL;

		rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LCS);

		rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCTL);



		err = readl_poll_timeout(rockchip->apb_base + PCIE_CORE_CTRL,

					 status, PCIE_LINK_IS_GEN2(status), 20,
@@ -380,15 +385,15 @@ static int rockchip_pcie_host_init_port(struct rockchip_pcie *rockchip) 


	/* Clear L0s from RC's link cap */

	if (of_property_read_bool(dev->of_node, "aspm-no-l0s")) {

		status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_LINK_CAP);

		status &= ~PCIE_RC_CONFIG_LINK_CAP_L0S;

		rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_LINK_CAP);

		status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCAP);

		status &= ~PCI_EXP_LNKCAP_ASPM_L0S;

		rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_LNKCAP);

	}



	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_DCSR);

	status &= ~PCIE_RC_CONFIG_DCSR_MPS_MASK;

	status |= PCIE_RC_CONFIG_DCSR_MPS_256;

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_DCSR);

	status = rockchip_pcie_read(rockchip, PCIE_RC_CONFIG_CR + PCI_EXP_DEVCTL);

	status &= ~PCI_EXP_DEVCTL_PAYLOAD;

	status |= PCI_EXP_DEVCTL_PAYLOAD_256B;

	rockchip_pcie_write(rockchip, status, PCIE_RC_CONFIG_CR + PCI_EXP_DEVCTL);



	return 0;

err_power_off_phy:

drivers/pci/controller/pcie-rockchip.h

+1 −25
Original line number Diff line number Diff line
@@ -155,17 +155,7 @@ 
#define PCIE_EP_CONFIG_DID_VID		(PCIE_EP_CONFIG_BASE + 0x00)

#define PCIE_EP_CONFIG_LCS		(PCIE_EP_CONFIG_BASE + 0xd0)

#define PCIE_RC_CONFIG_RID_CCR		(PCIE_RC_CONFIG_BASE + 0x08)

#define PCIE_RC_CONFIG_DCR		(PCIE_RC_CONFIG_BASE + 0xc4)

#define   PCIE_RC_CONFIG_DCR_CSPL_SHIFT		18

#define   PCIE_RC_CONFIG_DCR_CSPL_LIMIT		0xff

#define   PCIE_RC_CONFIG_DCR_CPLS_SHIFT		26

#define PCIE_RC_CONFIG_DCSR		(PCIE_RC_CONFIG_BASE + 0xc8)

#define   PCIE_RC_CONFIG_DCSR_MPS_MASK		GENMASK(7, 5)

#define   PCIE_RC_CONFIG_DCSR_MPS_256		(0x1 << 5)

#define PCIE_RC_CONFIG_LINK_CAP		(PCIE_RC_CONFIG_BASE + 0xcc)

#define   PCIE_RC_CONFIG_LINK_CAP_L0S		BIT(10)

#define PCIE_RC_CONFIG_LCS		(PCIE_RC_CONFIG_BASE + 0xd0)

#define PCIE_EP_CONFIG_LCS		(PCIE_EP_CONFIG_BASE + 0xd0)

#define PCIE_RC_CONFIG_CR		(PCIE_RC_CONFIG_BASE + 0xc0)

#define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)

#define PCIE_RC_CONFIG_THP_CAP		(PCIE_RC_CONFIG_BASE + 0x274)

#define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK	GENMASK(31, 20)
@@ -215,20 +205,6 @@ 
#define RC_REGION_0_TYPE_MASK			GENMASK(3, 0)

#define MAX_AXI_WRAPPER_REGION_NUM		33



#define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC		0x0

#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR		0x1

#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID		0x2

#define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST		0x3

#define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX		0x4

#define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK		0x5

#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA		0x20

#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB		0x21

#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC		0x22

#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD		0x23

#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA		0x24

#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB		0x25

#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC		0x26

#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD		0x27

#define ROCKCHIP_PCIE_MSG_ROUTING_MASK			GENMASK(7, 5)

#define ROCKCHIP_PCIE_MSG_ROUTING(route) \

	(((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK)